在VHDL中port（map怎么使用格式是什么能举个例子吗）

想必现在有很多小伙伴对于在VHDL中port map怎么使用，格式是什么能举个例子吗方面的知识都比较想要了解，那么今天小好小编就为大家收集了一些关于在VHDL中port map怎么使用，格式是什么能举个例子吗方面的知识分享给大家，希望大家会喜欢哦。

在process开始之前申明你想调用的模块，然后用的时候使用port map 就可以了。

entity D is

port(P1:in bit;

转照载或者引用本空文内容请注想府明来必源于芝士回答

P2:out bit);

end entity D;

个作出发体但质公先百油什须连省亲快查易。

architecture structural of D is

component A is

port(a1,a2,a3:in bit;

是过变件离名叫众适包严。

a4:out bit);

end component A;

begin

Inst1: A port map (a1=>P1,

a4=>P2);

本文到此结束，希望对大家有所帮助。